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USB3.2のTX1,TX2,RX1,RX2差動ペアどうしの等長配線の必要性について

Q&A

解決したいこと

USB3.2のTX1+/-,TX2+/-,RX1+/-,RX2+/-の各レーンを等長配線すべきか知りたい。
(TX1+とTX1-の差動ペアの等長配線は当然行う。)
また、等長にする場合の線長許容差について知りたい。
可能ならば、等長の必要性および線長許容誤差の根拠についても示して頂けると助かります。

発生している問題・エラー

USB3.2のパターン設計において、各差動ペアどうしの等長配線が必要かわからない。

自分で試したこと

いろいろググってみましたが、差動ペアの+(プラス)と-(マイナス)の等長については明言されていますが、差動ペアどうしの等長配線が必要かどうか、必要な場合の配線許容誤差についての記述が見つけられない。

2025.06.26 23:52追記
usb3.2のtx1/2,rx1/2はpci expressを元にしているとの認識です。
よって、レーン間の線長差分は50.8mmまで許容されると思っていました。(+/-間は0.127mm)
なのでミアンダ配線等を駆使して無理に線長差分を0にするよりも素直に最短パターンで配線したほうが良いと思っているのですが、この認識が本当に正しいのか疑問に思い始めたので質問させていただきました。

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2Answer

Geminiの回答では、TX1/TX2ペア間、RX1/RX2ペア間の厳密な配線長整合は不要だそうです。
根拠となる出典は確認していませんので悪しからず。

以下回答より

  1. 仕様上の許容スキュー
    USB-IF(USB Implementers Forum)の仕様では、USB 3.2のマルチレーン動作(Gen 1x2およびGen 2x2)において、システム全体で最大6400 ps (ピコ秒) のレーン間スキューが許容されています。配線長に換算すると1mほど。このスキューには、ホストとデバイス双方のPCBトレース、ICパッケージ、コネクタ、そしてケーブル内で発生するすべての遅延差が含まれます。
  2. スキュー補正の仕組み
    USB 3.2に対応したホストおよびデバイスのPHY(物理層IC)に、デスキュー(de-skew)機能が搭載されているためです。受信側のPHYには、先に到着したレーンのデータを一時的に保持するためのバッファがあり、もう一方のレーンのデータが到着するのを待ってから、両方のデータを同期させて後段のロジックに渡します。このバッファが6400 ps分の遅延差を吸収できる設計になっています。
  3. 設計ガイドライン上の記述
    この仕様を背景に、Texas Instruments社などの半導体メーカーが提供するUSB 3.2関連IC(リタイマやハブなど)のデータシートやレイアウトガイドラインでは、「Inter-pair length matching is not necessary(ペア間の長さ整合は不要)」と明記されていることが一般的です。
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Comments

  1. @uyo2plus

    Questioner

    ありがとうございます。
    大変有益な情報に感謝します。
    教えて頂いた内容はこちらでも十分に確認の上設計にとりいれさせていただきます。
    本当にありがとうございました。

    他のAIくんとかにも聞いてみたのですが、これほどの回答は得られませんでした。
    もっとAIくんへの質問の仕方を勉強する必要がありそうです。
    そういう意味でもあらたな気づきとなりました。感謝です。

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